[서울=뉴스핌] 서영욱 기자 = 삼성전자가 차세대 로직 반도체 핵심 기술로 꼽히는 3차원 적층 트랜지스터(3D Stacked FET)를 세계 최초로 구현했다. 반도체 미세화가 물리적 한계에 가까워지는 상황에서 기존 수평 구조를 수직 구조로 전환해 집적도를 높인 기술로, 차세대 인공지능(AI) 반도체 경쟁력을 좌우할 핵심 기술로 평가된다.

삼성전자 반도체연구소 로직(Logic) TD팀은 최근 열린 '2026 VLSI 심포지엄'에서 게이트 피치 42나노미터(nm) 수준의 3차원 적층 트랜지스터 구현 성과를 발표했다고 17일 밝혔다. 해당 논문은 1000편 이상 제출된 논문 가운데 최상위 평가를 받아 '베스트 페이퍼(Best Paper)'로 선정됐다.

3차원 적층 트랜지스터는 기존처럼 n형과 p형 트랜지스터를 평면 위에 나란히 배치하는 대신 위아래로 적층하는 구조다. 현재 로직 반도체는 트랜지스터 간 간격을 줄여 집적도를 높이고 있지만, 일정 수준 이하에서는 소자 간 전기적 간섭을 막는 절연체 두께 확보가 어려워진다. 이 때문에 수평 방향 미세화에는 물리적 한계가 존재한다.

삼성전자는 수직 적층 구조를 통해 이러한 한계를 극복했다. 상·하부 트랜지스터를 수직으로 쌓아 동일 면적 안에 더 많은 소자를 배치할 수 있도록 설계한 것이다. 연구팀은 이를 통해 이론적으로 집적도를 2배 수준까지 높일 수 있다고 설명했다.

특히 이번 연구는 업계 최소 수준인 42nm 게이트 피치를 구현했다는 점에서 의미가 크다. 기존 업계 최고 수준으로 알려진 48nm보다 한 단계 더 미세한 구조다. 또한 상·하부 트랜지스터에 각각 3단 나노시트 채널을 적용해 기존 2단 구조보다 높은 집적도를 확보했다.

위아래 트랜지스터를 연결하는 방식도 개선했다. 삼성전자는 기존 측면 우회 연결 방식 대신 상·하부를 직접 관통하는 RBC(RX Bounded Contact) 구조를 세계 최초로 적용했다. 수직 방향으로 깊고 좁은 공간을 정밀하게 가공해야 하는 고난도 공정이 요구되는 기술이다.

연구팀은 이 기술이 향후 AI와 고성능컴퓨팅(HPC) 반도체의 성능과 전력 효율 향상에 기여할 것으로 기대하고 있다. 같은 면적 안에 더 많은 트랜지스터를 집적할 수 있는 만큼 더 낮은 전력으로 더 많은 연산을 수행할 수 있다는 설명이다.

삼성전자 반도체연구소는 이번 연구를 로직 반도체의 수직 적층 시대를 여는 출발점으로 평가했다. 연구팀은 앞으로 링 오실레이터(Ring Oscillator)와 S램 등 실제 회로 구현 연구를 진행해 기술 상용화 가능성을 검증할 계획이다.

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